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第1篇 芯片asic設(shè)計(jì)工程師職位描述與崗位職責(zé)任職要求
職位描述：
工作職責(zé)：
1、為公司芯片提供asic設(shè)計(jì)（pd/dft/dfr/dfm）和工藝開發(fā)
2、負(fù)責(zé)芯片asic設(shè)計(jì)平臺建設(shè)，提高效率；
3、負(fù)責(zé)芯片floorplan規(guī)劃，物理可實(shí)現(xiàn)分析、dft/dfd等可測性設(shè)計(jì)方案制定、設(shè)計(jì)實(shí)現(xiàn)，仿真驗(yàn)證，sta時(shí)序分析，ate測試向量交付等。負(fù)責(zé)實(shí)施從netlist到gds2的所有物理設(shè)計(jì)。
4、設(shè)計(jì)過程數(shù)據(jù)分析、測試大數(shù)據(jù)分析、良率提升等
任職要求：
業(yè)務(wù)技能要求：
1、熟練掌握深亞微米后端物理設(shè)計(jì)流程，熟練使用數(shù)字芯片物理設(shè)計(jì)/驗(yàn)證工具；
2、熟悉ic dft或ic邏輯設(shè)計(jì)流程，熟練使用 synopsys 或 mentor 的相關(guān)工具。
專業(yè)知識要求：
1、具備asic設(shè)計(jì)相關(guān)的知識和能力，對新工藝有一定了解；
2、或了解后端物理設(shè)計(jì)流程，有數(shù)字芯片物理設(shè)計(jì)/驗(yàn)證工具相關(guān)經(jīng)驗(yàn)；
3、或了解dft或ic邏輯設(shè)計(jì)流程，有eda（synopsys/cadence/ansys/mentor/華大等）工具相關(guān)經(jīng)驗(yàn)
4、或了解python/數(shù)據(jù)庫/web/tensorflow/ml，具有一定大數(shù)據(jù)分析能力
第2篇 模擬ic設(shè)計(jì)師崗位職責(zé)任職要求
模擬ic設(shè)計(jì)師崗位職責(zé)
職責(zé)描述:
1、根據(jù)芯片產(chǎn)品需求進(jìn)行頂層及子電路指標(biāo)劃分
2、根據(jù)芯片及模塊性能指標(biāo)，指定芯片仿真策略及方案，完成電路設(shè)計(jì)，驗(yàn)證及性能評估
3、對高頻， 高速及高精度模擬電路進(jìn)行設(shè)計(jì)優(yōu)化
4、指導(dǎo)版圖設(shè)計(jì)工程師進(jìn)行版圖設(shè)計(jì)
5、協(xié)同芯片測試工程師制定測試方案，進(jìn)行芯片測試，并對芯片質(zhì)量問題進(jìn)行分析定位并給出解決方案
6、配合fae進(jìn)行芯片的客戶試用
任職要求:
1、3年以上高頻高速接口模擬電路設(shè)計(jì)工作經(jīng)驗(yàn);擅長drc、drv、adc等模塊設(shè)計(jì);
2、對工作認(rèn)真負(fù)責(zé)，能適應(yīng)高壓環(huán)境下工作;
模擬ic設(shè)計(jì)師崗位
第3篇 高級asic設(shè)計(jì)工程師/senior asic design engineer職位描述與崗位職責(zé)任職要求
職位描述：
崗位職責(zé)：
制定圖像處理，視頻編解碼和其它算法硬件實(shí)現(xiàn)的微架構(gòu)
rtl級asic設(shè)計(jì)，驗(yàn)證和集成
電路綜合，以及基于時(shí)序，面積和功耗的設(shè)計(jì)優(yōu)化
撰寫asic設(shè)計(jì)的相關(guān)文檔
協(xié)同架構(gòu)組、軟件組一起開發(fā)調(diào)試fpga或者芯片
崗位要求：
碩士及以上學(xué)歷，三年以上相關(guān)工作經(jīng)驗(yàn)
精通硬件描述語言(verilog， systemverilog)及腳本語言(perl，shell)
有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗(yàn)
熟悉各種amba總線協(xié)議
熟練使用asic設(shè)計(jì)工具，熟悉asic設(shè)計(jì)流程
具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力
responsibilities:
develope micro-architecture for isp， video codec and other algorithms
rtl design， verification and integration
synthesis and optimize for timing， area and power
module and top-level documentation
work with architecture and software teams to develop ne_t-generation silicon.
qualifications:
ms with at least 3 year's equivalent e_perience
fluent with hdl languages(verilog， systemverilog)
e_perience in video codec， isp and so on
familiar with software languages c/c++
familiar with eda tools and cad flow
good documentation and communication skills
第4篇 模擬ic設(shè)計(jì)師崗位職責(zé)
模擬ic設(shè)計(jì)師 工作職責(zé):
1.負(fù)責(zé)硅基模擬類芯片的研發(fā)設(shè)計(jì);
2.負(fù)責(zé)設(shè)計(jì)多種模擬ic,包括但不限于:tia、la、transceiver等光通信和射頻ic類芯片、dc-dc,ac-dc,led driver,charger等電源管理類芯片;
3.負(fù)責(zé)完成電路的設(shè)計(jì)、仿真、驗(yàn)證和debug分析;
4.配合版圖完成版圖設(shè)計(jì)和繪制。
任職要求:
1.微電子、電子工程或相關(guān)專業(yè)本科或以上學(xué)歷,具有扎實(shí)的模擬電路基礎(chǔ)理論知識,cet4級,具有熟練的英文讀寫能力;
2.1-3年及以上模擬ic設(shè)計(jì)經(jīng)驗(yàn),具有射頻集成電路或電源管理類芯片設(shè)計(jì)經(jīng)驗(yàn)者尤佳;
3.熟練掌握模擬ic設(shè)計(jì)方法,熟悉并深刻理解cmos/bcd工藝;
4.熟練運(yùn)用spectrerf、hspice、ads等eda工具進(jìn)行電路設(shè)計(jì)。 工作職責(zé):
1.負(fù)責(zé)硅基模擬類芯片的研發(fā)設(shè)計(jì);
2.負(fù)責(zé)設(shè)計(jì)多種模擬ic,包括但不限于:tia、la、transceiver等光通信和射頻ic類芯片、dc-dc,ac-dc,led driver,charger等電源管理類芯片;
3.負(fù)責(zé)完成電路的設(shè)計(jì)、仿真、驗(yàn)證和debug分析;
4.配合版圖完成版圖設(shè)計(jì)和繪制。
任職要求:
1.微電子、電子工程或相關(guān)專業(yè)本科或以上學(xué)歷,具有扎實(shí)的模擬電路基礎(chǔ)理論知識,cet4級,具有熟練的英文讀寫能力;
2.1-3年及以上模擬ic設(shè)計(jì)經(jīng)驗(yàn),具有射頻集成電路或電源管理類芯片設(shè)計(jì)經(jīng)驗(yàn)者尤佳;
3.熟練掌握模擬ic設(shè)計(jì)方法,熟悉并深刻理解cmos/bcd工藝;
4.熟練運(yùn)用spectrerf、hspice、ads等eda工具進(jìn)行電路設(shè)計(jì)。
第5篇 高級asic設(shè)計(jì)經(jīng)理/sr. asic design manager職位描述與崗位職責(zé)任職要求
職位描述：
崗位職責(zé)：
制定isp，視頻編解碼和其它算法硬件實(shí)現(xiàn)的微架構(gòu)
rtl級asic設(shè)計(jì)，驗(yàn)證和集成
電路綜合，以及基于時(shí)序，面積和功耗的設(shè)計(jì)優(yōu)化
撰寫asic設(shè)計(jì)的相關(guān)文檔
協(xié)同架構(gòu)組、軟件組一起開發(fā)調(diào)試fpga或者芯片
管理設(shè)計(jì)團(tuán)隊(duì)，使整個(gè)團(tuán)隊(duì)緊密合作、高效工作
崗位要求：
碩士及以上學(xué)歷，六年以上相關(guān)工作經(jīng)驗(yàn)
精通硬件描述語言(verilog， systemverilog)及腳本語言(perl，shell)
有圖像視頻處理領(lǐng)域相關(guān)經(jīng)驗(yàn)
熟練使用asic設(shè)計(jì)工具，熟悉asic設(shè)計(jì)流程
具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力
responsibilities:
develope micro-architecture for isp， video codec and other algorithms
rtl design， verification and integration
synthesis and optimize for timing， area and power
module and top-level documentation
work with architecture and software teams to develop ne_t-generation silicon.
manage the team to let members work closely and efficiently
qualifications:
ms with at least 6 year's equivalent e_perience
fluent with hdl languages(verilog， systemverilog)
e_perience in video codec， isp and so on
familiar with software languages c/c++
familiar with eda tools and cad flow
good documentation and communication skills
第6篇 ic設(shè)計(jì)師崗位職責(zé)
數(shù)字ic設(shè)計(jì)師 杭州士蘭微電子 杭州士蘭微電子股份有限公司,士蘭微,杭州士蘭微電子,士蘭 崗位名稱:數(shù)字ic設(shè)計(jì)師/高級數(shù)字ic設(shè)計(jì)師
招聘人數(shù):4
主要職責(zé)
1. 根據(jù)需求,完成ip的spec制定和代碼編寫、調(diào)試等工作;
2. 根據(jù)項(xiàng)目spec,完成soc系統(tǒng)的集成;
3. 根據(jù)驗(yàn)證人員的反饋優(yōu)化、完善ip及soc;
4. 協(xié)助fpga驗(yàn)證人員及軟件開發(fā)人員調(diào)試ip與soc系統(tǒng);
任職要求:
1. 大學(xué)本科以上學(xué)歷,電子類專業(yè),具備成功的流片經(jīng)驗(yàn);
2. 熟悉ip開發(fā)流程,有獨(dú)立開發(fā)ip的能力;
3. 熟悉verilog及perl語言,熟練使用linu_操作系統(tǒng)和eda工具;
4. 熟悉通用mcu/soc設(shè)計(jì)流程,具有基于arm corte_-m等cpu集成設(shè)計(jì)經(jīng)驗(yàn)
5. 熟悉ahb、apb和a_i等amba協(xié)議;
6. 熟悉一種或多種ip:uart,spi,i2c,iis,spdif,eflash,usb,sdr,ddr,cache,sdmmc,gmac等;
8. 具有良好的應(yīng)用能力、溝通能力和團(tuán)隊(duì)精神;
第7篇 高級asic設(shè)計(jì)工程師崗位職責(zé)
高級asic設(shè)計(jì)工程師 上海登臨科技有限公司 上海登臨科技有限公司,登臨 職位信息:
根據(jù)特定算法或者架構(gòu)需求定義模塊的微架構(gòu);
運(yùn)用verilog完成模塊的rtl實(shí)現(xiàn);
對設(shè)計(jì)進(jìn)行power/timing/area分析和優(yōu)化;
fpga/silicon debug;
完成相關(guān)設(shè)計(jì)文檔的編寫和整理;
任職要求:
電子及相關(guān)本科以上專業(yè);
3年及以上相關(guān)經(jīng)驗(yàn);
有asic設(shè)計(jì)經(jīng)驗(yàn),有很強(qiáng)的verilog 設(shè)計(jì)/實(shí)現(xiàn)技能,對數(shù)字設(shè)計(jì)的ppa有充分的理解;
具有獨(dú)立解決問題的能力,良好的團(tuán)隊(duì)合作意識和溝通能力;
第8篇 asic設(shè)計(jì)工程師崗位職責(zé)
asic設(shè)計(jì)工程師 職位描述:
1. 理解mac層調(diào)度方法;
2. 負(fù)責(zé)mac層架構(gòu)設(shè)計(jì)和rtl實(shí)現(xiàn);
3. 負(fù)責(zé)mac和soc以及物理層接口設(shè)計(jì);
4. 負(fù)責(zé)mac 層fpga驗(yàn)證;
5. 配合mac層整體的前端綜合和后端timing signoff;
6. 配合提供mac驅(qū)動程序;
7. mac層相關(guān)模塊的優(yōu)化和維護(hù);
任職要求:
1. 計(jì)算機(jī)或電子類專業(yè)本科及以上學(xué)歷,1年以上工作經(jīng)驗(yàn);
1. 熟悉arm總線協(xié)議;
2. 熟悉wifi/bluetooth/nbiot/ ethernet 至少一種mac層協(xié)議;
3. 良好的算法理解能力;
4. 熟悉芯片asic前端設(shè)計(jì)流程;
5. 熟練的verilog/c/c++/matlab/perl 等編程能力;
6. 有成功流片項(xiàng)目經(jīng)驗(yàn)者優(yōu)先; 1. 理解物理層算法以及配合物理層算法研發(fā);
2. 負(fù)責(zé)物理層算法的rtl 實(shí)現(xiàn);
3. 設(shè)計(jì)物理層微架構(gòu);
4. 評估物理層算法實(shí)現(xiàn)后的的性能;
5. 負(fù)責(zé)相關(guān)模塊的模塊級別驗(yàn)證工作;
6. 負(fù)責(zé)相關(guān)模塊的fpga原型驗(yàn)證工作;
7. 配合相關(guān)模塊的前端綜合和后端timing signoff;
8. 配合底層驅(qū)動工程師完善相關(guān)模塊的驅(qū)動;
9. 物理層相關(guān)模塊的優(yōu)化和維護(hù);
任職要求:
1. 計(jì)算機(jī)或通信類專業(yè)本科及以上學(xué)歷,1年以上工作經(jīng)驗(yàn);
2. 掌握信號處理算法;
3. 熟悉wifi/bluetooth/nbiot/ethernet/3g/4g/5g 至少一種物理層算法優(yōu)先;
4. 良好的算法理解能力;
5. 熟悉芯片asic前端設(shè)計(jì)流程;
6. 熟練的verilog/c/c++/matlab/perl 等編程能力;
7.有成功流片項(xiàng)目經(jīng)驗(yàn)者優(yōu)先; 職位描述:
1. 理解mac層調(diào)度方法;
2. 負(fù)責(zé)mac層架構(gòu)設(shè)計(jì)和rtl實(shí)現(xiàn);
3. 負(fù)責(zé)mac和soc以及物理層接口設(shè)計(jì);
4. 負(fù)責(zé)mac 層fpga驗(yàn)證;
5. 配合mac層整體的前端綜合和后端timing signoff;
6. 配合提供mac驅(qū)動程序;
7. mac層相關(guān)模塊的優(yōu)化和維護(hù);
任職要求:
1. 計(jì)算機(jī)或電子類專業(yè)本科及以上學(xué)歷,1年以上工作經(jīng)驗(yàn);
1. 熟悉arm總線協(xié)議;
2. 熟悉wifi/bluetooth/nbiot/ ethernet 至少一種mac層協(xié)議;
3. 良好的算法理解能力;
4. 熟悉芯片asic前端設(shè)計(jì)流程;
5. 熟練的verilog/c/c++/matlab/perl 等編程能力;
6. 有成功流片項(xiàng)目經(jīng)驗(yàn)者優(yōu)先;
第9篇 集成電路ic設(shè)計(jì)崗位職責(zé)集成電路ic設(shè)計(jì)職責(zé)任職要求
集成電路ic設(shè)計(jì)崗位職責(zé)
集成電路ic設(shè)計(jì)工程師 深圳市紐創(chuàng)信安科技開發(fā)有限公司 深圳市紐創(chuàng)信安科技開發(fā)有限公司，紐創(chuàng)信安 崗位描述:
能獨(dú)立進(jìn)行數(shù)字ip的設(shè)計(jì)開發(fā)工作，按開發(fā)流程進(jìn)行模塊開發(fā)并按要求輸出:概要設(shè)計(jì)，詳細(xì)設(shè)計(jì)，代碼等工作產(chǎn)物。解決開發(fā)過程出現(xiàn)的相關(guān)問題，并能夠?qū)λ惴▽?shí)現(xiàn)進(jìn)行優(yōu)化。
崗位職責(zé):
1、 參與模塊前端設(shè)計(jì)工作，包括ip集成、模塊設(shè)計(jì)、子系統(tǒng)仿真;
2、 負(fù)責(zé)模塊的優(yōu)化，參與制定ip規(guī)格，編寫相關(guān)文檔;
3、 負(fù)責(zé)將開發(fā)工作產(chǎn)物(設(shè)計(jì)文檔、代碼等文件)上傳git服務(wù)器;
4、 配合驗(yàn)證人員完成模塊驗(yàn)證;
5、 配合fpga開發(fā)人員完成fpga驗(yàn)證;
6、 負(fù)責(zé)與測試人員和客戶溝通相關(guān)開發(fā)需求和功能;
7、 每周提交周報(bào)到經(jīng)理和所在項(xiàng)目的pm和pl;
8、 完成上級布置的其它工作。
崗位要求:
1、應(yīng)知應(yīng)會:代碼設(shè)計(jì)規(guī)范、代碼編碼規(guī)范、代碼發(fā)布流程
2、專業(yè)技能:
熟練掌握verilog hdl語言;
熟練掌握數(shù)字電路設(shè)計(jì)流程及方法;
對邏輯綜合、時(shí)序收斂、形式驗(yàn)證等數(shù)字前端設(shè)計(jì)方法有一定了解;
對fpga實(shí)現(xiàn)有一定的了解;
熟悉perl、python、shell、tcl等腳本語言;
對密碼算法有一定的了解;
具有一定的技術(shù)文檔編寫能力，能獨(dú)立編制模塊的用戶手冊、集成手冊等。
3、工具使用:
熟練使用dc、vcs、verdi等ic設(shè)計(jì)前端eda工具;
熟練使用版本管理軟件(git、svn等);
熟練使用office(word、e_cel、powerpoint)等各種辦公軟件。
4、 具有較強(qiáng)的再學(xué)習(xí)能力;能熟練閱讀英文技術(shù)資料，能進(jìn)行英文書面和口語交流。
5、良好的語言、書面表達(dá)和溝通能力;主動性和團(tuán)隊(duì)協(xié)作意識。
第10篇 ic設(shè)計(jì)資深工程師崗位職責(zé)
內(nèi)存memory ic電路設(shè)計(jì)資深工程師或主任工程師 廣東高云半導(dǎo)體科技股份有限公司 山東高云半導(dǎo)體科技有限公司 職責(zé)描述:
負(fù)責(zé)設(shè)計(jì)開發(fā)和調(diào)試嵌入式內(nèi)存存儲器sram和相關(guān)電路
任職要求:
1.具有良好的cmos集成電路設(shè)計(jì)的基礎(chǔ)知識
2.對cmos集成電路生產(chǎn)工藝有一定認(rèn)識
3.有良好的數(shù)字電路verilog設(shè)計(jì)知識
4.了解內(nèi)存存儲器sram設(shè)計(jì)相關(guān)知識
5.了解各種單口/雙口等可重構(gòu)內(nèi)存存儲器sram電路設(shè)計(jì)流程、參數(shù)提取、噪聲與干擾分析,良率改進(jìn)和可測性設(shè)計(jì)dft等
6.會使用tcl或者perl腳本
7.會使用cadence virtuoso、hspice、hsim等設(shè)計(jì)仿真軟件
8.從事過全定制內(nèi)存存儲器sram設(shè)計(jì),flash存儲器,ddr1/2/3或者有相關(guān)verilog仿真者優(yōu)先。
第11篇 高級ic設(shè)計(jì)工程師崗位職責(zé)高級ic設(shè)計(jì)工程師職責(zé)任職要求
高級ic設(shè)計(jì)工程師崗位職責(zé)
崗位職責(zé)
1.?participate in riscv or deep learning accelerator or other soc ip design for all frontend phase
2.?specification define
3.?rtl implementation
4.?analysis and optimization for performance
5.?analysis and optimization for power
6.?analysis and optimization for timing
7.?design flow: lint/synthesis/sta/formal check
8.?silicon debugging
任職條件
1.?ms with 5+ or 3+ years of e_perience in asic design
2.?e_perience with risc cpu (riscv/mips/arm) related ips design are highly desirable
3.?e_perience with usb/mipi_csi/mipi_dsi or other high speed interface ips design are highly desirable
4.?e_perience with deep learning accelerator related ips design are highly desirable
5.?e_perience with all phases of frontend architecture， design and validation
6.?rtl coding， design reviews， syn， cdc， fev
7.?demonstrated work e_perience with timing analysis， area and power optimizations， performance analysis， debug ability， ecos， and post-silicon debug
8.?e_cellent knowledge of verilog and popular eda simulation & implementation tools
9.?good e_perience in scripting languages like perl， uni_ shell or similar languages
第12篇 模擬ic設(shè)計(jì)經(jīng)理崗位職責(zé)
模擬ic設(shè)計(jì)版圖經(jīng)理 蘇州納芯微電子股份有限公司 蘇州納芯微電子股份有限公司,納芯微,納芯 職責(zé)描述:
1、管理公司版圖團(tuán)隊(duì),協(xié)調(diào)和組織公司版圖工作。
2、根據(jù)電路設(shè)計(jì)工程師的要求進(jìn)行ic版圖設(shè)計(jì)。
3、負(fù)責(zé)版圖的drc/lvs.
4、指導(dǎo)模擬版圖工程師完成版圖設(shè)計(jì)。
5、完成相關(guān)設(shè)計(jì)文檔的撰寫。
6、責(zé)任心強(qiáng),擅長團(tuán)隊(duì)合作,工作態(tài)度積極。
7、根據(jù)芯片失效現(xiàn)象進(jìn)行全面分析,并完成電路改進(jìn)。
任職要求:
1、微電子相關(guān)專業(yè)本科及以上學(xué)歷;
2、具有5年以上模擬/數(shù)模混合電路版圖設(shè)計(jì)的項(xiàng)目經(jīng)驗(yàn),熟悉virtuoso、calibre等版圖工具的使用;
3、熟悉cmos工藝制程,熟悉drc,lvs, erc相關(guān)設(shè)計(jì)規(guī)則;
4、熟悉高壓、功率器件及高精度電路layout者優(yōu)先;
5、熟悉cmos工藝中esd/latch-up原理者優(yōu)先;
6、責(zé)任心強(qiáng),擅長團(tuán)隊(duì)合作,工作態(tài)度積極;
7、有團(tuán)隊(duì)管理經(jīng)驗(yàn),擅長溝通,能夠領(lǐng)導(dǎo)并激勵(lì)團(tuán)隊(duì)建設(shè),幫助團(tuán)隊(duì)成功;
第13篇 模擬ic設(shè)計(jì)崗位職責(zé)
模擬ic設(shè)計(jì)師 工作職責(zé):
1.負(fù)責(zé)硅基模擬類芯片的研發(fā)設(shè)計(jì);
2.負(fù)責(zé)設(shè)計(jì)多種模擬ic,包括但不限于:tia、la、transceiver等光通信和射頻ic類芯片、dc-dc,ac-dc,led driver,charger等電源管理類芯片;
3.負(fù)責(zé)完成電路的設(shè)計(jì)、仿真、驗(yàn)證和debug分析;
4.配合版圖完成版圖設(shè)計(jì)和繪制。
任職要求:
1.微電子、電子工程或相關(guān)專業(yè)本科或以上學(xué)歷,具有扎實(shí)的模擬電路基礎(chǔ)理論知識,cet4級,具有熟練的英文讀寫能力;
2.1-3年及以上模擬ic設(shè)計(jì)經(jīng)驗(yàn),具有射頻集成電路或電源管理類芯片設(shè)計(jì)經(jīng)驗(yàn)者尤佳;
3.熟練掌握模擬ic設(shè)計(jì)方法,熟悉并深刻理解cmos/bcd工藝;
4.熟練運(yùn)用spectrerf、hspice、ads等eda工具進(jìn)行電路設(shè)計(jì)。 工作職責(zé):
1.負(fù)責(zé)硅基模擬類芯片的研發(fā)設(shè)計(jì);
2.負(fù)責(zé)設(shè)計(jì)多種模擬ic,包括但不限于:tia、la、transceiver等光通信和射頻ic類芯片、dc-dc,ac-dc,led driver,charger等電源管理類芯片;
3.負(fù)責(zé)完成電路的設(shè)計(jì)、仿真、驗(yàn)證和debug分析;
4.配合版圖完成版圖設(shè)計(jì)和繪制。
任職要求:
1.微電子、電子工程或相關(guān)專業(yè)本科或以上學(xué)歷,具有扎實(shí)的模擬電路基礎(chǔ)理論知識,cet4級,具有熟練的英文讀寫能力;
2.1-3年及以上模擬ic設(shè)計(jì)經(jīng)驗(yàn),具有射頻集成電路或電源管理類芯片設(shè)計(jì)經(jīng)驗(yàn)者尤佳;
3.熟練掌握模擬ic設(shè)計(jì)方法,熟悉并深刻理解cmos/bcd工藝;
4.熟練運(yùn)用spectrerf、hspice、ads等eda工具進(jìn)行電路設(shè)計(jì)。
第14篇 staff analog/mi_ed signal design engineer （資深模擬/混合ic設(shè)計(jì)工程師）職位描述與崗位職責(zé)任職要求
職位描述：
崗位職責(zé)：
1）參與制定芯片和模塊的specification
2) 負(fù)責(zé)模擬和混合信號ic電路的設(shè)計(jì)和仿真
3）負(fù)責(zé)與版圖工程師溝通并完成電路的版圖設(shè)計(jì)
4）制定芯片的測試計(jì)劃，并在流片后配合芯片測試
5）負(fù)責(zé)芯片設(shè)計(jì)過程中相關(guān)設(shè)計(jì)文檔的寫作
6）負(fù)責(zé)與ic foundry公司的溝通
崗位要求：
1）碩士及以上學(xué)歷，五年以上相關(guān)工作經(jīng)驗(yàn)
2）熟悉模擬和混合信號ic電路的設(shè)計(jì)和仿真（例如pll/ldo/osc等，以及mipi/hdmi/usb等外設(shè)接口的phy）
3）熟悉cmos工藝模擬集成電路設(shè)計(jì)、流片和測試流程
4）掌握specification， datasheet， test plan， design review等技術(shù)文檔的寫作
5）熟悉linu_ os系統(tǒng)以及cadence spectre， hspice， hsim等設(shè)計(jì)軟件的使用
6）熟悉layout guide，協(xié)助版圖工程師進(jìn)行電路版圖設(shè)計(jì)
7）有良好的英語溝通能力，與美國和國內(nèi)工程師共同完成芯片開發(fā)
第15篇 高級asic設(shè)計(jì)工程師崗位職責(zé)任職要求
高級asic設(shè)計(jì)工程師崗位職責(zé)
職責(zé)描述:
1. 與架構(gòu)師合作，編寫設(shè)計(jì)文檔。
2. 完成rtl編碼、ut。
3. 協(xié)助驗(yàn)證工作，提升驗(yàn)證覆蓋率，支持fpga測試。
4. 協(xié)助后端工作，支持sta、formality、dft、ate等各項(xiàng)流程。
任職要求:
1. 5年以上verilog /asic設(shè)計(jì)經(jīng)驗(yàn)。
2. 精通綜合工具和靜態(tài)時(shí)序分析方法。
3. 具有數(shù)據(jù)網(wǎng)絡(luò)二層/三層交換芯片的的經(jīng)驗(yàn)，熟悉網(wǎng)絡(luò)測試工具和測試方法。
4. 熟悉tcl或者perl腳本語言。
5. 團(tuán)隊(duì)合作精神。
6. 熟悉dft、scan insertion、ate等。
高級asic設(shè)計(jì)工程師崗位
