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第1篇 高級(jí)ic驗(yàn)證工程師崗位職責(zé)任職要求
高級(jí)ic驗(yàn)證工程師崗位職責(zé)
ic驗(yàn)證高級(jí)工程師 采微科技 上海采微電子科技有限公司 1.?develop test plans， tests and verification infrastructure for comple_ ip's/sub-system/soc's
2.?create verification environment for both directed and random verification
3.?create reusable bus functional models， monitors， checkers and scoreboards
4.?drive functional coverage driven verification closure
5.?work with architects， designers and post-silicon teams
任職條件
1.?ms with 5+ or 3+ years of e_perience in design verification
2.?e_perience with risc cpu (riscv/mips/arm) related ips verification are highly desirable
3.?e_perience with usb/mipi_csi/mipi_dsi or other high speed interface ips verification are highly desirable
4.?e_perience with deep learning accelerator related ips verification are highly desirable
5.?e_cellent knowledge of popular eda simulation tools (vcs or equivalent simulation tools， debug tools like debussy， simvision)
6.?e_perience in system verilog or similar hvl is highly desirable
7.?c++ programming language e_perience desirable
8.?scripting knowledge (perl/shell)
9.?e_cellent communication skills and ability to lead highly competent team.
高級(jí)ic驗(yàn)證工程師崗位
第2篇 數(shù)字ic驗(yàn)證工程師崗位職責(zé)
數(shù)字ic驗(yàn)證工程師 崗位職責(zé):
1. 負(fù)責(zé)搭建模塊級(jí)到系統(tǒng)級(jí)可重用的驗(yàn)證環(huán)境及驗(yàn)證平臺(tái);
2. 負(fù)責(zé)編寫測試用例,并進(jìn)行調(diào)試、收集分析驗(yàn)證覆蓋率;
3. 負(fù)責(zé)改進(jìn)并完善公司的芯片驗(yàn)證流程。
任職要求:
1. 本科及以上學(xué)歷,微電子、電子工程、通信工程類專業(yè);
2. 至少5年以上工作經(jīng)驗(yàn)或有多個(gè)ic設(shè)計(jì)項(xiàng)目的驗(yàn)證經(jīng)驗(yàn);
3. 熟悉asic芯片全開發(fā)流程(cot/soc均可);
4. 熟練掌握hdl語言:verilog/systemverilog;
5. 對(duì)驗(yàn)證方法學(xué)的熟練使用:vmm/uvm/ovm之一;
6. 腳本的熟練使用:sh/perl/tcl/makefile/python/ruby。
崗位職責(zé):
1. 負(fù)責(zé)搭建模塊級(jí)到系統(tǒng)級(jí)可重用的驗(yàn)證環(huán)境及驗(yàn)證平臺(tái);
2. 負(fù)責(zé)編寫測試用例,并進(jìn)行調(diào)試、收集分析驗(yàn)證覆蓋率;
3. 負(fù)責(zé)改進(jìn)并完善公司的芯片驗(yàn)證流程。
第3篇 ic驗(yàn)證工程師職位描述與崗位職責(zé)任職要求
職位描述：
1. 工作內(nèi)容：
a)負(fù)責(zé)芯片或ip的驗(yàn)證相關(guān)工作；
b)驗(yàn)證環(huán)境和相關(guān)腳本的開發(fā)和維護(hù)；
c)與設(shè)計(jì)人員合作，協(xié)調(diào)驗(yàn)證的相關(guān)工作；
2.崗位需求：
a)碩士學(xué)歷，3到5年工作經(jīng)驗(yàn)；
b)精通systemverilog和uvm驗(yàn)證方法學(xué)；
c)熟悉相關(guān)eda工具；
d)有soc層次驗(yàn)證環(huán)境開發(fā)經(jīng)驗(yàn)優(yōu)先。
第4篇 高級(jí)ic驗(yàn)證工程師崗位職責(zé)
高級(jí)ic驗(yàn)證工程師 崗位職責(zé):
1. 負(fù)責(zé)制定模塊級(jí)/系統(tǒng)級(jí)的驗(yàn)證計(jì)劃,搭建模塊級(jí)/系統(tǒng)級(jí)驗(yàn)證平臺(tái),編寫模塊級(jí)/系統(tǒng)級(jí)測試用例,完成模塊級(jí)/系統(tǒng)級(jí)的功能驗(yàn)證。參與芯片后仿真;
2.編寫驗(yàn)證自動(dòng)化腳本,加速驗(yàn)證過程和提升驗(yàn)證的自動(dòng)化;
3.解決芯片驗(yàn)證過程中的工具和環(huán)境問題。
4.參與芯片bring up調(diào)試。
任職要求:
1.精通芯片驗(yàn)證流程和uvm驗(yàn)證方法學(xué),使用uvm+systemverilog搭建驗(yàn)證平臺(tái);
2.精通verilog和system verilog語言;熟練使用vcs, verdi等主流eda仿真工具;
3.熟悉linu_/uni_環(huán)境,熟悉c/c++,熟練掌握makefile,perl/python等腳本語言;
4.熟悉a_i/ahb等總線協(xié)議;有ssd控制器芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)優(yōu)先考慮;
5.5年左右設(shè)計(jì)或者驗(yàn)證工程師經(jīng)驗(yàn),有過至少1個(gè)asic/soc項(xiàng)目的流片經(jīng)驗(yàn);
6.較強(qiáng)的技術(shù)文檔撰寫能力和良好的團(tuán)隊(duì)協(xié)作能力;具備積極的工作態(tài)度,做事認(rèn)真負(fù)責(zé),善于溝通。
職位必備項(xiàng)
學(xué)校類型必須公辦以上學(xué)校
專業(yè)選擇必須電氣工程類,計(jì)算機(jī)科學(xué)與技術(shù)類相關(guān)專業(yè)
學(xué)歷必須統(tǒng)招本科以上學(xué)歷
其他項(xiàng)5年左右設(shè)計(jì)或者驗(yàn)證工程師經(jīng)驗(yàn),有過至少1個(gè)asic/soc項(xiàng)目的流片經(jīng)驗(yàn)
精通芯片驗(yàn)證流程和uvm驗(yàn)證方法學(xué),使用uvm+systemverilog搭建驗(yàn)證平臺(tái)
職位優(yōu)先項(xiàng)
工作經(jīng)驗(yàn) 5年以上工作經(jīng)驗(yàn)優(yōu)先
技能要求 具備較強(qiáng)的r;建模;集成電路能力優(yōu)先
方向要求 具有芯片;集成電路相關(guān)工作經(jīng)驗(yàn)優(yōu)先
其他項(xiàng) 精通verilog和system verilog語言;熟練使用vcs, verdi等主流eda仿真工具
熟悉linu_/uni_環(huán)境,熟悉c/c++,熟練掌握makefile,perl/python等腳本語言
熟悉a_i/ahb等總線協(xié)議;有ssd控制器芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)優(yōu)先考慮
崗位職責(zé):
1. 負(fù)責(zé)制定模塊級(jí)/系統(tǒng)級(jí)的驗(yàn)證計(jì)劃,搭建模塊級(jí)/系統(tǒng)級(jí)驗(yàn)證平臺(tái),編寫模塊級(jí)/系統(tǒng)級(jí)測試用例,完成模塊級(jí)/系統(tǒng)級(jí)的功能驗(yàn)證。參與芯片后仿真;
2.編寫驗(yàn)證自動(dòng)化腳本,加速驗(yàn)證過程和提升驗(yàn)證的自動(dòng)化;
3.解決芯片驗(yàn)證過程中的工具和環(huán)境問題。
4.參與芯片bring up調(diào)試。
任職要求:
1.精通芯片驗(yàn)證流程和uvm驗(yàn)證方法學(xué),使用uvm+systemverilog搭建驗(yàn)證平臺(tái);
2.精通verilog和system verilog語言;熟練使用vcs, verdi等主流eda仿真工具;
3.熟悉linu_/uni_環(huán)境,熟悉c/c++,熟練掌握makefile,perl/python等腳本語言;
4.熟悉a_i/ahb等總線協(xié)議;有ssd控制器芯片設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)優(yōu)先考慮;
5.5年左右設(shè)計(jì)或者驗(yàn)證工程師經(jīng)驗(yàn),有過至少1個(gè)asic/soc項(xiàng)目的流片經(jīng)驗(yàn);
6.較強(qiáng)的技術(shù)文檔撰寫能力和良好的團(tuán)隊(duì)協(xié)作能力;具備積極的工作態(tài)度,做事認(rèn)真負(fù)責(zé),善于溝通。
第5篇 ic驗(yàn)證工程師崗位職責(zé)
ic驗(yàn)證工程師 采微科技 上海采微電子科技有限公司,上海采微科技,采微科技 senior/staff verification engineer or manager
responsibilities:
- participate/lead asic digital verification for cpu/soc projects;
- create verification plans with designers;
- develop dv architecture and verification environment;
- verification e_ecution and sign-off;
skills mandatory:
- e_cellent team working style;
- solid ip/soc verification background:
- mass production for verified ip/soc
- production e_periences on verification strategies and testplans;
- proficiency in uvm for testbench creation, debug, reuse, constrained-random stimulus and functional coverage;
- e_pert level knowledge of verification tools ;
- familiar with linu_, csh/python or any script languages;
skills plus:
- production e_perience on simulation acceleration solution;
- familiar with _86 architecture is a big plus, especially on pci e_press;
- familiar with any risc architecture (arm, mips, .etc);
- familiar with system modeling;
- good understanding on modern operating systems and virtualization.
高級(jí)/工作人員驗(yàn)證工程師或經(jīng)理
職責(zé):
- 參與/領(lǐng)導(dǎo)針對(duì)cpu / soc項(xiàng)目的asic數(shù)字驗(yàn)證;
- 與設(shè)計(jì)師制定驗(yàn)證計(jì)劃;
- 開發(fā)dv架構(gòu)和驗(yàn)證環(huán)境;
- 驗(yàn)證執(zhí)行和簽名;
技能強(qiáng)制:
- 優(yōu)秀的團(tuán)隊(duì)合作精神;
- 固體ip / soc驗(yàn)證背景:
- 批量生產(chǎn)的驗(yàn)證ip / soc
- 驗(yàn)證策略和測試計(jì)劃的生產(chǎn)經(jīng)驗(yàn);
- 熟練的uvm測試臺(tái)創(chuàng)建,調(diào)試,重用,約束隨機(jī)刺激和功能覆蓋;
- 驗(yàn)證工具的專家級(jí)知識(shí);
- 熟悉linu_,csh / python或任何腳本語言;
技能加:
- 模擬加速解決方案的生產(chǎn)經(jīng)驗(yàn);
- 熟悉_86架構(gòu)是一大優(yōu)勢,特別是在pci e_press上;
- 熟悉任何risc架構(gòu)(arm,mips,.etc);
- 熟悉系統(tǒng)建模;
- 對(duì)現(xiàn)代操作系統(tǒng)和虛擬化的良好理解。
第6篇 高級(jí)asic驗(yàn)證工程師職位描述與崗位職責(zé)任職要求
職位描述：
崗位職責(zé)：
搭建模塊級(jí)和系統(tǒng)級(jí)uvm驗(yàn)證環(huán)境
根據(jù)設(shè)計(jì)需求文檔制定模塊級(jí)和系統(tǒng)級(jí)驗(yàn)證方案，跟設(shè)計(jì)工程師一起審查設(shè)計(jì)和驗(yàn)證
驗(yàn)證整個(gè)設(shè)計(jì)，調(diào)試各種錯(cuò)誤與設(shè)計(jì)中的bug
管理驗(yàn)證的審查，建立代碼質(zhì)量的標(biāo)準(zhǔn)
崗位要求：
碩士及以上學(xué)歷，三年以上相關(guān)工作經(jīng)驗(yàn)
精通verilog，systemverilog，sva及腳本語言(perl， shell等)
精通uvm驗(yàn)證的工具和環(huán)境
有視頻編解碼，圖像處理和外設(shè)(mipi、usb，存儲(chǔ)控制器等)調(diào)試經(jīng)驗(yàn)者優(yōu)先
具有較強(qiáng)的溝通、學(xué)習(xí)和撰寫英文文檔的能力
responsibilities：
build system and unit-level uvm verification environment
create system and unit-level verification plans from specification and review with design engineers
debug failures and manage bug tracking
conduct verification reviews and set standard for coding quality
qualifications：
master degree or above， with 3+ years working e_perience
proficiency in system verilog， object oriented programming， scripting languages
e_perience in uvm development a plus
e_perience in debugging designs of video codec， isp and peripherals (mipi， usb， memory controller， etc.) is a plus
e_cellent written， verbal and presentation skills
